Микросхемы RDRAM.

Альтернативным направлением развития синхронной памяти является архитектура RDRAM ( Rambus DRAM). Ее идея состоит в уменьшении числа линий интерфейса микросхем памяти и организации чередования большого числа банков в сочетании с высоким темпом передачи потока однобайтных или двухбайтных данных.

Запоминающее ядро микросхемы RDRAM, построено на обычных для динамической памяти элементах в виде многобанковой структуры с числом банков 8 для 64-мегабитных микросхем и 32 для микросхем емкостью в 256 Мбит. Для обеспечения возможности параллельной работы банков и придания максимальной гибкости системе каждый банк снабжен своими усилителями считывания (исключая случаи совместного использования двумя смежными банками одних усилителей). Ядро имеет разрядность 16 байт, работает на частоте, в 8 раз меньшей частоты внешнего канала, доступ к нему осуществляется по внутренним сигналам RAS и CAS.

Необходимый объем памяти может набираться из нескольких микросхем RDRAM, подключаемых через свой интерфейс к каналу RDRAM Rambus Channel. К этому каналу с одной стороны подключен контроллер памяти, выполняющий функции обслуживания подсоединенных к каналу микросхем памяти по запросам со стороны интерфейса системной шины. С другой стороны канал заканчивается терминаторами, не дающими сигналам отражаться от конца канала. Rambus Channel - это параллельно-последовательная шина с 30 основными линиями, тактируемая частотой до 400 Мгц, предполагающая синхронизацию обоими фронтами тактовых импульсов и использование сверхбыстродействующих интерфейсных схем. Шина включает три линии строк и пять линий колонок, по которым передаются пакеты команд, программирующих обмен данными в условиях конвейерной многобанковой организации памяти RDRAM. Пакет (по смыслу не имеющий ничего общего с пакетом SDRAM) занимает во времени 4 такта системной шины и содержит 8 элементов, разграниченных моментами нарастания и спада синхронизирующих импульсов (точнее моментами нулевых значений импульсов, подаваемых в дифференциальной форме). При этом, емкость пакета строк составляет 24 бит, пакета колонок – 40 бит. В канале предусмотрено также шестнадцать линий (в случае без контроля паритета) для двухбайтовой передачи данных пакетами емкостью в 16 байт (при плотном потоке данных на частоте системной шины 400 МГц память RDRAM способна обеспечить производительность 1600 Мбайт/с). Наряду с этим, в канале присутствуют две линии синхронизации (одна для стробирования данных, посылаемых микросхемами контроллеру при чтении, другая для синхронизации информации, идущей от контроллера к микросхемам памяти) и четыре вспомогательные линии для управления энергопотреблением и программирования управляющих регистров при инициализации памяти. Управляющие регистры содержат информацию об адресе микросхемы, параметрах настройки временных циклов и т.п.

С точки зрения архитектурных особенностей следует обратить внимание на организацию памяти с так называемыми виртуальными каналами VC DRAM (Virtual DRAM). Основная идея VC-архитектуры состоит в помещении между матрицей накопителя и внешним интерфейсом микросхемы памяти набора канальных буферов, позволяющих разделить процесс обмена на две составляющие, выполняемые по командам со стороны внешнего интерфейса почти независимо друг от друга.

С точки зрения интерфейса микросхемы VC DRAM аналогичны микросхемам SDRAM, но отличаются от них системой команд и внутренней архитектурой. Они имеют две матрицы накопителя (по сути два банка) одинаковой размерности. Между матрицами и внешним интерфейсом располагаются канальные буферы, количество которых равно общему числу строк матриц накопителя. Строка матрицы накопителя разбита на сегменты, разрядность которых совпадает с разрядностью канального буфера. Обращение к памяти начинается с команды ACT, по которой в соответствии с указанным адресом строки и заданным банком активизируется требуемая строка памяти. Следующие команды PRF (Prefetch – чтение сегмента в буфер) или RST (Restore – сохранение буфера в сегменте) по указанным номерам банка, сегмента и буфера реализуют параллельный обмен данными между указанными буфером и сегментом активизированной строки. Внешний обмен с канальными буферами выполняется по командам READ и WRIT в соответствии с указанным номером буферного канала и адресом колонки. На этом этапе предусмотрен пакетный режим обмена с программируемой длиной пакета и возможностью его прерывания следующей командой обращения к буферу.