Структура адресной памяти 3D

Адресная память – все типы ЗУ, доступ к любой ячейке которых осуществляется по заданному коду (физическому адресу ячейки). Под ячейкой памяти понимается совокупность элементов памяти, имеющих общий адрес и предназначенных для размещения, записи и считывания информации словами. Одноразрядные ячейки -> одноразрядное ЗУ, многоразрядные ячейки -> словарное (многоразрядное) ЗУ.

SRAM (Static RAM) – статическая оперативная память. Микросхемы SRAM реализуются на триггерах (аппаратно сложнее конденсаторов памяти DRAM). Они занимают больше места на кристалле (отсюда небольшая информационная емкость), но проще в управлении и не требуют регенерации. Время доступа к ним, в зависимости от схемотехники и технологии изготовления запоминающих ячеек, определяется диапазоном 4-20 нс. Именно это обусловливает применение микросхем SRAM в качестве элементарной базы кэш-памяти 2-го и 3-го уровней.

Структура 3D реализует принцип двухкоординатной адресации к элементам памяти. Одноразрядное ЗУ данного типа без развернутого представления матрицы накопителя и схем выбора элемента памяти изображено на рис. 3.3.

Каждый элемент памяти матрицы накопителя структуры 3D, хранящий один бит информации, имеет свой адрес. При обращении к элементу для записи или считывания его адрес подается в виде двух составляющих (не обязательно равной разрядности) на входы дешифраторов кода адреса строк (DC_R) и кода адреса столбцов (DC_C). В случае n-разрядного адреса информационная емкость матрицы накопителя равна 2^n бит. При это, общее число выходов дешифраторов 2^(n-k)+2^k=2^n*(2^(-k)+2^(k-n)) при определенном k оказывается существенно меньше, чем 2^n структуры 2D. Кстати, деление адреса на две равные части позволяет сократить в два раза число адресных выводов микросхемы памяти. На них последовательно могут подаваться и мультиплексироваться на соответствующие разряды внутреннего входного регистра старшая и младшая половина адреса, сопровождаемые стробирубщими сигналами RAS (Raw Access Strobe – строб выборки адреса строки) и CAS (Column Access Strobe – строб выборки адреса столбца) и распределяемые между дешифраторами DC_R и DC_C, соответственно.

Параллельное включение относительно дешифраторов m одноразрядных матриц накопителей, управляемых одними и теми же сигналами, позволяет получить m-разрядное ЗУ. При этом расширение его осуществляется в третьем измерении, отсюда и название архитектуры 3D.